从插件时代的DIP到AI时代的CoWoS——一篇文章看懂IC封装的全部类型、命名规则与演进逻辑
IC封装是芯片的"外衣"与"桥梁"：既要保护裸片、传导热量，又要完成芯片与电路板之间的电连接。封装类型从DIP、SOP、QFP、BGA一路演进到2.5D/3D先进封装，引脚密度与集成度不断提升（百度百科·集成电路封装词条）。据Yole数据，2023年全球先进封装市场规模约439亿美元，预计2028年将增至786亿美元（Yole Development市场报告）。理解封装类型与命名规则，是芯片选型与PCB设计的基本功，也是看懂AI芯片竞争格局的钥匙。
封装（Packaging）是IC制造四大环节（设计、制造、封装、测试）中的第三环。一颗完成晶圆制造的芯片还只是脆弱的裸片（Die），必须经过封装才能安装在电路板上使用。封装承担四大核心作用（百度百科·集成电路封装词条）：
封装技术的演进遵循"体积越来越小、引脚越来越密、互连越来越短"的主线（半导体封装技术发展史）：
封装技术含量正在发生质变：传统封装被称为"后道工序"（Back-end），而先进封装如今被业内称为"超越摩尔（More than Moore）"的主战场——封装已从"给芯片穿衣服"升级为"决定芯片性能上限"的关键技术。
通孔封装（Through-Hole Package）诞生于1960-70年代，特点是引脚穿过PCB上的钻孔进行焊接，是"插件时代"的绝对主流（百度百科·双列直插式封装词条）。
DIP（Dual In-line Package）的引脚沿封装长边两侧对称排列，引脚间距为标准的2.54mm（0.1英寸），可直接插入PCB通孔或IC插座焊接。DIP引脚数通常为8-64脚，典型代表是Intel 8086/8088处理器与8051单片机（均为DIP-40）、NE5532等双运放（DIP-8）（百度百科·DIP词条）。
DIP的优点是可手工焊接、可插拔更换、散热途径直观，至今仍在教学实验和易损件维修中广泛使用；缺点同样明显——引脚数上限约64脚、封装面积大、引脚寄生电感大导致高频性能差，难以满足高密度集成需求。
PGA（Pin Grid Array）把引脚做成底面方阵排列的"针"，插入专用插座使用，引脚数远超DIP。PGA是1980-90年代早期CPU的主流封装：Intel 80386采用PGA-132，80486采用PGA-168，Pentium时代则配合Socket 5/7插座使用296-321脚PGA（CPU封装技术资料）。PGA配合ZIF（零插拔力）插座可反复插拔，方便DIY升级，但封装体积大、高频性能受限，后被LGA/FC-BGA取代。
SIP（Single In-line Package）引脚只在封装一侧单排排列，引脚数较少（常见SIP-3至SIP-9），多用于排阻、稳压模块与厚膜混合电路（电子封装基础）。有趣的是，"SIP"在先进封装语境下也指System in Package（系统级封装），同一缩写、两种含义，阅读资料时需注意区分——我们将在先进封装章节详细展开后者。
通孔封装在今天并未消失：大功率器件（如TO-220封装的78系列三端稳压器、MOSFET）因需要金属底板直接散热，仍大量采用通孔/插脚结构（功率器件封装选型资料）。
1980年代SMT（Surface Mount Technology，表面贴装技术）兴起后，封装引脚不再穿过PCB钻孔，而是直接贴装在PCB表面的焊盘上，经回流焊完成焊接。表面贴装封装体积小、密度高、适合自动化批量生产，是当今应用最广的封装家族（百度百科·表面贴装技术词条）。
SOP（Small Outline Package）又称SOIC，是DIP的"躺平缩小版"：引脚从封装两侧向外平展成鸥翼形（Gull-wing），引脚间距1.27mm，常见SOIC-8至SOIC-28。SOIC-8堪称模拟芯片的"黄金封装"——运放、稳压器、ADC/DAC、EEPROM大量采用。其衍生型号SSOP（间距0.65mm）、TSSOP（薄型，0.65mm）、MSOP（微型，0.5mm）进一步缩小体积（JEDEC封装标准MS-012）。
QFP（Quad Flat Package）在封装四边都有鸥翼引脚，引脚数32-208脚常见，间距0.4-1.0mm。LQFP为低高度版（封装厚度约1.4mm），TQFP为薄型版（约1.0mm），是单片机（MCU）最主流的封装：如STM32F103系列常用LQFP-48/64/100，工业级MCU常用LQFP-144（ST意法半导体数据手册）。QFP的缺点是引脚细密易弯折，对贴装精度要求高。
SOT（Small Outline Transistor）是专为三极管、二极管、小信号MOSFET、低压差稳压器（LDO）设计的小型封装。SOT-23（3脚）是应用最广的贴片三极管封装，SOT-223（4脚带散热片）、SOT-89（3脚带大散热焊盘）用于功率稍大的器件（电子元件封装手册）。一颗SOT-23的尺寸仅约3mm×1.5mm，可贴装在指甲盖大小的电路板上。
PLCC（Plastic Leaded Chip Carrier）的引脚从封装四边向内卷曲成J形（J-lead），藏在封装底部，既可直接贴片也可配插座插拔，引脚数20-84脚（常见PLCC-44/68）。1980-90年代常用于MCU与存储芯片，J形引脚比QFP鸥翼引脚更抗碰撞，但如今已较少使用（IC封装类型科普）。
QFN（Quad Flat No-lead）没有外露引脚，焊盘直接做在封装底部四周，中央通常设有一块裸露散热焊盘（Exposed Pad/Thermal Pad），可直接焊接到PCB铜皮与过孔阵列上散热，热阻比同尺寸QFP低约30%-40%，同时寄生电感小、高频性能优异（QFN封装散热设计指南）。QFN引脚数16-100脚以上（常见QFN-32/48/64），间距0.4-0.65mm，是电源管理IC、射频前端、驱动IC与中高端MCU的主流选择；缺点是焊点无法目检，需AOI/X-ray辅助。
| 封装 | 引脚形态 | 引脚间距 | 常见引脚数 | 典型应用 |
|---|---|---|---|---|
| SOP/SOIC | 两侧鸥翼引脚 | 1.27mm | 8-28 | 运放、稳压器、ADC/DAC |
| QFP/LQFP/TQFP | 四边鸥翼引脚 | 0.4-1.0mm | 32-208 | MCU、SoC、视频编解码芯片 |
| SOT | 两侧短引脚 | 0.95-2.3mm | 3-6 | 三极管、LDO、二极管 |
| PLCC | 四边J形引脚 | 1.27mm | 20-84 | 早期MCU、存储 |
| QFN | 底部焊盘（无引脚） | 0.4-0.65mm | 16-100+ | 电源IC、射频前端、驱动IC |
当引脚数超过300时，QFP的四边引脚布局已难以为继——引脚间距过小会导致焊接短路。阵列封装把引脚改成封装底部的"焊球阵列"，引脚密度实现数量级跃升（百度百科·BGA封装词条）。
BGA（Ball Grid Array）在封装底面排列锡球（Solder Ball），通过回流焊与PCB焊盘连接。焊球间距常见1.27/1.0/0.8/0.5mm，引脚数从数百到数千——FPGA常用BGA-484/1156，高端处理器与AI芯片可达BGA-1932以上（BGA封装技术规格）。BGA互连路径短、散热路径好、引脚密度高，是CPU、GPU、FPGA、大容量存储的标准封装；代价是焊点被封装体遮挡，必须用X-ray/AOI检测，返修需专用BGA返修台（SMT工艺手册）。
CSP（Chip Scale Package）指封装面积不超过芯片面积1.2倍的封装（国际行业定义），体积几乎等于裸片。最典型的是WLCSP（晶圆级芯片封装）——直接在晶圆上为每颗芯片制作焊球再切割，广泛用于手机内存、摄像头传感器与手机SoC（CSP封装行业定义）。CSP尺寸极小、寄生参数低，但对PCB平整度与组装工艺敏感。
FC-BGA（Flip Chip BGA）把芯片"倒扣"在有源面朝下的位置，通过锡凸点/铜柱凸点（Bump）直接与封装基板键合，再经基板底部的BGA焊球连接PCB。倒装互连路径最短、电流承载与散热能力俱佳，是高端CPU/GPU的标准方案：英特尔与AMD桌面处理器均采用倒装+LGA/FC-BGA结构，基板使用日本厂商主导的ABF载板（味之素堆积膜载板）（CPU封装与ABF载板资料）。
顺带一提，英特尔桌面CPU使用的LGA（Land Grid Array，触点阵列）并非封装引脚形态，而是把"针"做在主板插座上、CPU底部为触点阵列——这与PGA正好相反，同样是为了在有限面积内获得最多触点（LGA插座技术说明）。
看懂封装代码是芯片选型的第一步。最通用的命名规则是"封装类型前缀+引脚数"（芯片封装命名规范）：
引脚数（Pin Count）直接决定芯片的I/O能力上限：引脚越多，可提供越宽的数据总线、越多的电源/地引脚与功能引脚。以STM32F103C8T6为例，ST的命名规则中"C"代表48引脚（R=64、V=100、Z=144），"T"代表LQFP封装，"6"代表-40~85℃工业级温度范围（ST意法半导体产品命名规则）。TI德州仪器的LM358DR中，"D"代表SOIC封装、"R"代表卷带包装（TI封装命名手册）。
值得注意的是，各厂商的封装代码并不完全统一（如"SOIC"与"SOP"基本同义），选型时必须查阅对应厂商的数据手册确认。此外，同一封装还有温度等级之分：商业级0~70℃、工业级-40~85℃、汽车级-40~125℃，代码后缀常以此区分（集成电路温度等级标准）。
| 封装代码 | 全称 | 中文含义 | 引脚数示例 |
|---|---|---|---|
| DIP | Dual In-line Package | 双列直插 | DIP-8、DIP-40 |
| SOP/SOIC | Small Outline Package | 小外形封装 | SOP-8、SOIC-16 |
| QFP/LQFP/TQFP | Quad Flat Package | 四边扁平封装 | LQFP-48、TQFP-100 |
| QFN | Quad Flat No-lead | 方形无引脚封装 | QFN-32、QFN-48 |
| BGA | Ball Grid Array | 球栅阵列 | BGA-256、BGA-1156 |
| CSP/WLCSP | Chip Scale Package | 芯片级封装 | WLCSP-48等 |
工程师选封装时，需在电气性能、散热、成本与工艺可行性之间权衡（IC封装选型指南）：
引脚数决定封装形态的"天花板"：20脚以下选SOT/SOP；20-100脚选SOP/QFP/QFN；100-300脚选QFP（大引脚数）或BGA；超过300脚几乎只能选BGA/FC-BGA。引脚间距越小，对PCB布线宽度与贴装精度要求越高。
低功耗芯片（毫瓦级）用SOP/QFP即可；中高功耗芯片优先选QFN——其底部热焊盘通过PCB铜皮与过孔阵列散热，热阻可降低30%-40%（QFN热焊盘设计应用笔记）；大功率器件则选带金属底板的TO系列或BGA+散热盖（IHS）方案，必要时加装散热器。
通孔封装（DIP）需钻孔、适合手工焊接与维修更换，但占用双面空间、无法高密度；贴片封装（SOP/QFP/QFN/BGA）适合SMT回流焊批量生产，效率高、密度高。BGA需X-ray检测与专用返修设备，小批量样品阶段成本较高（SMT与通孔工艺对比）。
封装成本大致排序：SOT < SOP < QFN < QFP < BGA < FC-BGA < 先进封装。QFP比BGA便宜但占用PCB面积大；BGA基板（尤其ABF载板）成本高且供货紧张。对量产产品，封装成本占芯片总成本的比例可达10%-30%，是成本核算的重要项（半导体封测行业分析）。
一个实用的选型口诀："低脚选SOT/SOP，中脚看QFP/QFN，高脚上BGA，高功耗靠热焊盘与散热盖"——先定引脚数，再算散热，最后卡成本与工艺，三步即可锁定主流封装。
随着摩尔定律逼近物理极限，先进制程（3nm以下）的单代研发成本飙升至数十亿美元，业界转向先进封装延续性能增长——通过多芯片高密度互连与异构集成，在不依赖单芯片制程微缩的前提下提升系统性能（后摩尔时代技术趋势）。据Yole数据，2023年全球先进封装市场规模约439亿美元，预计2028年增至786亿美元，年复合增长率约10.6%（Yole Development先进封装报告）。
2.5D封装把多颗芯片并排放在一块硅中介层（Silicon Interposer）上，中介层内部含有TSV（硅通孔）与微米级精细布线，芯片之间通过中介层高速互连，再整体通过BGA焊球连接到封装基板。最著名的2.5D技术是台积电的CoWoS（Chip-on-Wafer-on-Substrate），它把GPU与多颗HBM高带宽内存集成在同一硅中介层上，是AI加速卡的事实标准（台积电CoWoS技术介绍）。
3D封装把多颗芯片垂直堆叠，层间用TSV（硅通孔）穿过硅片实现最短垂直互连。最典型的应用是HBM高带宽内存——通过TSV把8-16层DRAM堆叠成一颗"内存立方体"，带宽远超传统DDR内存；3D NAND闪存则是把存储单元层层堆叠，如今层数已超过200层（如长江存储2022年推出232层3D NAND）（HBM与3D NAND技术资料）。
扇出型晶圆级封装（Fan-Out WLP）先把芯片重新分布到更大的重构晶圆上，再用再分布层（RDL）把I/O"扇出"到芯片面积之外，无需封装基板，厚度与成本更低。代表技术是台积电的InFO（Integrated Fan-Out）：2016年iPhone 7搭载的苹果A10芯片首次采用InFO，此后苹果A系列与M系列芯片一直沿用（台积电InFO封装与苹果芯片资料）。
SiP（System in Package）把多颗芯片与电阻、电容、电感、滤波器等无源器件封装进一个模块，形成完整子系统。与SoC（片上系统）相比，SiP可以灵活混合不同工艺、不同厂商的芯片，开发周期短。苹果Watch的S系列芯片、AirPods的H1/H2芯片、手机射频前端模组都是SiP的典型应用（SiP系统级封装应用）。
Chiplet（芯粒/小芯片）把一颗大型SoC拆分为多个功能芯粒（计算、IO、缓存、模拟等），用先进封装高速拼装成"超级芯片"，实现"成熟工艺拼出高端性能"。代表案例：AMD EPYC服务器CPU自Zen 2起采用多芯粒设计（集成9颗芯粒、晶体管超1000亿）；苹果M1 Ultra通过UltraFusion互连把两枚M1 Max拼接，互连带宽达2.5TB/s（AMD EPYC与苹果M1 Ultra官方资料）。2022年3月，英特尔联合多家企业发布UCIe（Universal Chiplet Interconnect Express）统一互连标准，推动Chiplet生态走向开放（UCIe联盟公告）。
先进封装的技术家族可以这样记忆："2.5D拼宽度（并排）、3D拼高度（堆叠）、Fan-Out拼密度（扇出）、SiP拼功能（系统）、Chiplet拼架构（拆分）"——五条路线共同指向同一个目标：用封装换性能，用集成换带宽。
英伟达H100（2022年3月发布）是先进封装的标志性产品：基于Hopper架构、台积电4nm工艺，集成800亿晶体管，核心面积814mm²，采用CoWoS 2.5D封装将GPU与多颗HBM3高带宽内存集成在同一硅中介层上，总显存80GB、带宽达3.35TB/s（英伟达H100官方规格）。其后续产品H200、B200延续CoWoS路线——B200集成两颗Blackwell GPU与8颗HBM3E，单卡AI性能再翻数倍（英伟达GTC发布会资料）。
苹果M1（2020年发布）基于台积电5nm工艺，集成160亿晶体管，采用统一内存架构，内存通过InFO封装与SoC集成在同一封装内，带宽与能效远超传统分离方案（苹果M1官方发布会资料）。M1 Ultra（2022年）通过UltraFusion封装互连将两枚M1 Max拼接成一颗1140亿晶体管的"超级芯片"（苹果M1 Ultra官方资料），展示了封装级拼接的工程极限。
AI大模型训练依赖HBM高带宽内存：HBM3E单颗容量24GB、带宽约1.2TB/s，SK海力士率先量产并占据HBM市场主要份额（SK海力士HBM3E发布资料）。而HBM必须通过CoWoS等2.5D封装与GPU集成——这正是2023年以来台积电CoWoS产能持续紧张、全球厂商争相扩产的根本原因，先进封装已成为AI算力供应链的"卡脖子"环节之一（先进封装产能行业报道）。
封装产业链的主体是OSAT（外包半导体封装测试）厂商与涉足先进封装的晶圆代工厂（半导体产业链全景解析）：
| 厂商 | 总部 | 定位 |
|---|---|---|
| 日月光（ASE） | 中国台湾 | 全球最大OSAT厂商，2016年与矽品合并成立日月光投控，封测产能与营收居全球首位 |
| 安靠（Amkor） | 美国 | 全球第二大OSAT厂商，在先进封装与汽车电子领域布局深厚 |
| 长电科技（JCET） | 中国江苏 | 中国封测龙头、全球第三，2015年收购星科金朋，2023年营收296.61亿元（长电科技2023年年报） |
| 通富微电 | 中国江苏 | 与AMD深度绑定，2016年收购AMD苏州及槟城封测厂，具备2.5D/3D与Chiplet封装能力，2023年营收超220亿元（通富微电年报） |
| 华天科技 | 中国甘肃 | 存储与先进封装布局，2023年营收112.98亿元，自主研发eSiFO嵌入式硅基扇出封装（华天科技2023年年报） |
| 台积电（TSMC） | 中国台湾 | 晶圆代工龙头，同时以CoWoS/InFO/SoIC构成3D Fabric先进封装平台，先进封装营收全球领先（台积电3D Fabric平台资料） |
| 英特尔 / 三星 | 美国 / 韩国 | 分别以EMIB/Foveros、I-Cube/X-Cube布局先进封装，争夺"晶圆厂+封装"一体化能力 |
产业链上游还离不开关键配套：ABF载板由日本揖斐电（Ibiden）、新光电气及中国台湾欣兴电子等主导；键合机、划片机由ASM太平洋科技、库力索法（K&S）、迪斯科（Disco）等供应；测试机则由泰瑞达（Teradyne）、爱德万（Advantest）及国产的华峰测控、长川科技提供（半导体设备与材料供应链资料）。
值得警惕的是，中国大陆封测企业在传统封装上已具备全球竞争力，但在CoWoS类高端先进封装的产能与良率上仍与台积电存在差距——先进封装正从"劳动密集型"转向"技术密集+资本密集"，这是机遇也是挑战。
晶圆制造完成后，芯片还要经历封装与测试两大环节才能交付（IC封装工艺流程）：
将晶圆背面研磨减薄至约150-200μm（先进封装可薄至50μm以下），再用金刚石刀片或激光切割成独立裸片（Die）
用环氧胶或DAF膜把裸片粘贴到引线框架或封装基板上（Die Attach），位置精度达微米级
引线键合（Wire Bonding）用金线/铜线把裸片焊盘连到引脚；倒装键合（Flip Chip）则用锡凸点/铜柱直接对准焊接，互连更短
用环氧塑封料（EMC）通过传递模塑工艺包裹芯片与引线，形成坚硬外壳，保护芯片免受湿气与机械损伤
对引线电镀锡层防氧化，再切筋（Trim）并弯折成型（Form）出标准引脚形状，最后打标型号
分晶圆测试（CP，探针测试）与成品终测（FT）：测试功能、速度分级（Binning）与可靠性，不良品剔除后编带包装
测试成本约占芯片总成本10%-20%（半导体封测行业分析），高端芯片的测试机（ATE）单价可达数百万美元。这也解释了为何封装与测试几乎总是"捆绑"出现——它们共享产线、数据与良率管理，专业OSAT厂商通常同时提供两类服务（OSAT行业模式说明）。
未来5-10年，封装技术将沿三条主线演进（半导体先进封装趋势报告）：
趋势的本质：芯片性能的竞争正从"把晶体管做小"转向"把芯片拼好"。未来决定一颗AI芯片成败的，可能不是它用了多先进的制程，而是它的封装系统能集成多少带宽、多少内存、多少颗芯粒。
独特观点一：封装正在从"配角"变成"主角"。传统观念里，封装是"后道工序"，技术含量远低于光刻。但今天，一颗AI加速卡中HBM内存与CoWoS封装的价值占比已相当可观，先进封装的产能甚至成为AI芯片出货的瓶颈（先进封装产能行业报道）。封装从"劳动密集型"跃升为"技术密集+资本密集"的高地——这意味着一向以封装见长的中国半导体，在先进封装上获得了与全球巨头"同场竞技"的难得窗口，长电XDFOI、通富Chiplet、华天eSiFO等国产先进封装技术已具备国际竞争力（中国先进封装产业白皮书）。谁能在先进封装上率先突破，谁就握住了"后摩尔时代"的钥匙。
独特观点二：未来的芯片不是"雕"出来的，而是"拼"出来的。Chiplet的本质，是把"单颗巨型芯片"的制造难题，转化为"多颗小芯粒+先进封装"的系统工程——用成熟制程拼出高端性能，用封装互连换回带宽与灵活性。这意味着"制程崇拜"将被"封装能力+架构创新"部分取代：AMD用台积电成熟制程+Chiplet硬刚英特尔的先进制程，苹果用UltraFusion把两枚芯片拼成性能怪兽，都是"拼装思维"的胜利（AMD EPYC与苹果M1 Ultra产品资料）。对国产半导体而言，这恰是"换道超车"的战略支点：与其在光刻机赛道上苦追数十年，不如在芯粒化设计与先进封装生态上抢占先机。
DIP是双列直插通孔封装（8-64脚，引脚间距2.54mm），适合插件焊接；SOP/SOIC是小外形贴片封装（鸥翼引脚，间距1.27mm）；QFP是四边引脚扁平封装（LQFP/TQFP，32-208脚常见）；BGA是底部焊球阵列封装，引脚密度最高（数百至数千脚）。总体趋势是封装体积越来越小、引脚密度越来越高。
QFN（方形扁平无引脚封装）在封装底部中央设有裸露的散热焊盘（Exposed Pad），可直接焊接到PCB的铜皮和过孔阵列上，把芯片热量快速传导到电路板，热阻比同尺寸QFP低30%-40%，因此特别适合电源管理、功率驱动等发热较大的芯片。
BGA的焊球全部位于封装底部，焊接完成后焊点被封装体遮挡，肉眼无法检查，必须依赖X-ray或AOI自动光学检测；返修时需用专用BGA返修台整体加热拆焊，操作不当容易损伤焊盘与相邻器件，因此对SMT工艺精度和温控能力要求极高。
传统封装（DIP/SOP/QFP/BGA）主要解决单颗芯片的保护与对外连接；先进封装（2.5D/3D、Fan-Out、CoWoS、Chiplet）追求多芯片高密度互连与异构集成，通过硅中介层、TSV硅通孔、再分布层实现更短互连、更高带宽。据Yole数据，2023年全球先进封装市场规模约439亿美元，预计2028年将增至786亿美元。
CoWoS是台积电的2.5D封装技术（Chip-on-Wafer-on-Substrate），把GPU等计算芯片与多颗HBM高带宽内存并排放在硅中介层上，通过中介层内的精细布线高速互连。英伟达H100/A100等AI加速卡均采用CoWoS封装，将HBM3内存带宽提升到3.35TB/s级别，是AI大模型算力的关键支撑。
Chiplet芯粒是把一颗大型SoC拆分为多个功能小芯片（计算、IO、存储等），再用先进封装高速拼装。这样可用成熟制程做芯粒、用封装技术拼性能，规避单芯片先进制程的高成本。代表案例：AMD EPYC服务器CPU（集成多颗芯粒）、苹果M1 Ultra（UltraFusion互连带宽2.5TB/s）。2022年3月UCIe联盟发布统一互连标准，加速了Chiplet生态发展。
因为封装与测试在产业链上紧密衔接、常由同一家企业完成：晶圆划片后先做封装（贴片、键合、塑封），再对成品做测试（功能、性能、可靠性筛选），测试成本约占芯片总成本10%-20%。日月光、安靠、长电科技等OSAT厂商就是同时提供封装与测试服务的专业外包企业。
最通用的规则是"封装类型前缀+引脚数"：SOP-8即小外形封装8引脚，TQFP-48即薄型四边扁平封装48引脚，BGA-256即256焊球球栅阵列，DIP-40即40脚双列直插。部分厂商在型号后缀中编码封装与温度等级，如STM32F103C8T6中T代表LQFP封装、6代表-40~85℃工业级。