存储ic工艺与存储ic设计：两条技术路线全解析

一、工艺总览：两条技术路线

存储IC的工艺演进，本质上是一场「两条赛道的赛跑」——DRAM与NAND各自选择了完全不同的技术方向，业内称之为「双轨制」创新（eenano存储行业分析）。DRAM赛道比的是「画得细」：把线宽从微米级一路缩到10nm以下，让同样面积的晶圆装下更多存储单元，速度更快、功耗更低；NAND赛道比的是「盖得高」：在2D平面微缩触顶之后，把存储单元一层一层垂直堆叠起来，用层数换容量、用层数降成本。一句话概括核心认知就是：DRAM不断缩小线宽、NAND不停增加层数。

为什么会出现两条路线？根本原因在于两类产品的物理结构与成本逻辑完全不同。DRAM靠电容存储电荷，单元结构是「晶体管+电容」，微缩可以同时提升速度与密度；NAND的电荷俘获单元在15nm左右遭遇严重电子串扰，继续平面微缩得不偿失，垂直堆叠反而能持续降低每bit成本。于是2016年前后，行业集体从2D NAND转向3D NAND，而DRAM至今仍在平面微缩的道路上狂奔。到2026年，两条赛道的边界开始交汇：DRAM酝酿4F2新架构与3D DRAM，NAND则通过晶圆键合迈向500层以上——「双轨制」正在演化为「殊途同归」。

2026年的工艺竞争烈度空前：AI需求把HBM推上风口，DRAM原厂把最先进工艺优先供给HBM；NAND原厂则围绕400层以上展开竞赛——三星在2026年8月FMS大会发布业界首款超400层的V10 BV-NAND，存储密度较V9提升58%。这一年，存储工艺不仅是技术问题，更是产能与利润的胜负手。

二、DRAM工艺演进（核心）：一场「画得细」的持久战

1. 制程微缩路线：从nm到10nm以下，向7nm突破

DRAM工艺的进化主线是制程微缩——线宽越小，单颗晶圆可切出的芯片越多，单位bit成本越低，同时速度更快、功耗更低。历经数十年演进，DRAM已进入「10nm以下成为主流」的阶段：三星、SK海力士、美光的量产主力均在10nm级节点（1z/1a/1b/1c），并向10纳米以下突破。2026年4月，三星电子宣布成功生产全球首款10纳米以下制程的DRAM功能裸片（10a工艺，实际线宽约9.5至9.7纳米），标志着DRAM正式突破长期以来的物理微缩极限，也为后续向7nm级节点演进铺平了道路。

2. 工艺代数：1a、1b、1c——SK海力士第六代10nm级1c准备量产

行业用「工艺代数」标记10nm级节点：1x/1y/1z为前三代，1a是第四代、1b是第五代、1c是第六代。三星的工艺路线为1x→1y→1z→1a→1b→1c，目前1c约在11到12纳米水平。SK海力士已成功开发第六代10nm级（1c）DRAM工艺并准备量产，该工艺将率先用于HBM4E与新一代DDR5——2026年6月，SK海力士向客户交付了采用1c工艺的12层HBM4E样品。美光亦在同步推进1γ（1-gamma）节点并在广岛工厂导入EUV。

3. 架构升级：从平面制程到4F2架构

制程微缩之外，DRAM还在架构层面寻求突破。传统DRAM单元面积约为8F2，经6F2演进后，下一代4F2架构成为行业公认的破局方向（sgpjbg行业报告）：通过把存储单元做得更紧凑、把外围电路移到阵列下方（CUA架构），在同样制程下进一步提升密度。三星在2025年前后展示下一代DRAM技术，包括垂直沟道晶体管（VCT）与外围电路下置设计，目标2030年前量产3D DRAM；SK海力士则押注垂直堆叠路线。4F2与3D化被视为DRAM突破物理极限的两大抓手。

4. FinFET与TSV：提升密度、降低功耗

在单元晶体管层面，DRAM引入FinFET（鳍式场效应晶体管）结构，用立体沟道提升驱动电流、抑制漏电，从而支持更小的单元尺寸与更低的功耗；在互连层面，TSV硅通孔让DRAM die可以垂直堆叠（这正是HBM的基础），同时缩短信号路径、进一步降低功耗。FinFET管「单元」，TSV管「堆叠」，两者共同支撑起DRAM「又小又快又省电」的目标。

5. DRAM光刻挑战：EUV的应用

微缩的代价是光刻难度陡增。DRAM关键层（如电容接触层）对套刻精度要求极高，DUV多重曝光的成本与良率压力越来越大，EUV（极紫外光刻）成为1a/1b/1c节点的关键工艺——三星与SK海力士在DRAM生产中已全程引入EUV。而中国长鑫存储受设备限制走DUV多重曝光路径，通过工艺优化与材料迭代追赶，这也是其与国际先进制程存在代差的原因之一。

三、NAND工艺演进（核心）：一场「盖得高」的堆叠竞赛

1. 3D堆叠路线：64层→128层→200+层→400+层

NAND的进化主线是垂直堆叠。2013年三星发布全球首款3D V-NAND（24层）开启堆叠时代；此后层数一路攀升：2017年前后64层成为主流，2020-2021年128层普及，2022年美光232层与长江存储Xtacking 3.0 232层率先突破200层大关，2023年三星V8（236层）、铠侠BiCS8（218层）、SK海力士321层相继登场；2024年三星V9量产286层；2026年8月，三星发布业界首款超400层的V10 BV-NAND，SK海力士确认下一代V10将达375层。层数每提升一代，单位bit成本显著下降——这就是NAND「盖得高」的底层逻辑。

2. 突破400层之后：垂直堆叠难度加剧，转向水平扩展+架构优化

堆到400层以上，问题接踵而至：深宽比极高的刻蚀孔、晶圆翘曲、层间对准偏差、应力累积……继续「纯堆高」的边际收益递减。行业分析文章《闪存，突破400层》（eeworld）等指出，突破400层后NAND工艺出现五大变化：一是引入晶圆键合（W2W bonding）分担堆叠压力——把两片中高层晶圆键合，可轻松迈向400层、500层甚至千层路线；二是从「层数竞赛」转向「每瓦性能」与能效优化（SK海力士375层V10每瓦性能达上代2.5倍）；三是金属布线材料升级（三星V9起以钼替代钨）；四是架构从单片PUC转向键合架构（BV-NAND）；五是产品重心从消费级转向AI数据中心。业界共识逐渐变为「层数不再是王炸，存储大厂集体换了打法」。

3. 三星V-NAND：阶梯式架构的开创者

三星V-NAND开创了3D NAND的阶梯式（Staircase）接触架构——每层字线通过阶梯状台阶逐级引出，再以接触孔连接，解决了上百层字线布线的世界级难题，这一架构此后成为3D NAND的行业标准做法。三星V-NAND已迭代至第十代：V9（286层）2024年量产并首次引入钼布线，V10 BV-NAND（400层以上）2026年8月发布，采用晶圆键合技术、密度较V9提升58%，并已公开900层NAND研发原型。

4. 铠侠BiCS：另一条堆叠路线

铠侠（原东芝存储器）与闪迪联合开发BiCS（Bit Cost Scalable）闪存，是3D NAND的另一大流派。BiCS系列从48层一路演进：BiCS5（112层）、BiCS6（162层）、BiCS8（218层，2023年量产），2026年推出第十代BiCS企业级SSD（CM10系列），面向AI数据中心与液冷场景。BiCS架构与三星V-NAND在单元结构、阶梯设计上各有千秋，共同定义了3D NAND的主流形态。

5. 长江存储Xtacking：晶栈架构的创新样本

长江存储2018年8月发布自研Xtacking（晶栈）架构：把存储单元阵列与外围逻辑电路分别放在两片独立晶圆上加工，再通过数十亿根垂直互联通道（TSV）键合——相比传统架构，I/O速度更快、存储密度更高、开发周期更短，存储单元阵列的裸片面积利用率突破80%。基于Xtacking，长江存储率先量产232层产品（等效294层），2026年Q2出货量份额14%首进全球前三（Counterpoint数据）；三星甚至为其第十代V-NAND向长江存储购买混合键合专利许可。Xtacking让中国3D NAND从追赶到定义标准。

6. 2D NAND→3D NAND的转变逻辑

为什么NAND要从平面转向立体？2D时代，NAND线宽微缩到15nm左右便撞上物理墙：单元间距过近导致电子串扰、数据保持变差，继续微缩的每bit成本不降反升。3D堆叠则绕开线宽极限——横向单元尺寸可以放宽，靠纵向层数堆出容量，单位bit成本随层数增加持续下降。这一「平面转立体」的转折发生在2016年前后，此后NAND进入「层数军备竞赛」时代，至今已从24层走到400层以上。

四、HBM工艺（核心）：先进封装的胜利

1. TSV硅通孔：HBM的骨架

HBM（高带宽内存）的本质，是把多颗DRAM die用TSV垂直堆叠成「立体内存」。TSV（硅通孔）在每颗die上打出数千个贯穿孔并填充铜，让上下die之间直接电气互联——相比传统引线键合，TSV互连路径极短、带宽极高、功耗更低。一颗HBM堆栈包含多层DRAM die加底部逻辑die（Buffer die），通过TSV与微凸块逐层键合，再通过硅中介层与GPU封装在一起。TSV是HBM「堆得起来」的第一块基石。

2. 混合键合（Hybrid Bonding）：16层以上堆叠的必要技术

堆叠层数增加后，传统微凸块（μbump）的间距与高度成为瓶颈，混合键合应运而生：让两片die/晶圆的金属焊盘与介质层直接原子级接触键合，无需凸块，互连密度与带宽成倍提升、厚度更薄。行业共识是：16层以上堆叠必须采用混合键合。三星与SK海力士的HBM4/4E 16层产品均转向混合键合，混合键合也被用于NAND晶圆键合（三星V10 BV-NAND、SK海力士375层V10）。「封装工艺」由此成为HBM竞争的核心战场——谁把封装做得更好，谁就赢得下一代AI内存。

3. 代际演进：HBM3E→HBM4→HBM4E

HBM代际迭代极快：HBM3E（第五代）2024年量产，SK海力士率先量产12层HBM3E；HBM4（第六代）2026年进入量产部署，接口位宽翻倍至2048位、带宽突破2TB/s；HBM4E（第七代）2026年6月，SK海力士已向客户交付12层样品（48GB、单引脚速率16Gbps、单堆栈带宽4TB/s，较HBM4带宽提升约38%），采用第六代10nm级1c DRAM与混合键合技术。三星也于同期向客户交付HBM4E样品，下一代HBM市场主导权之争白热化。

4. 良率挑战：堆得越高、难上加难

16层堆叠的良率挑战严峻：即便单层良率达到95%，16层堆叠的总良率也可能骤降至约40%。每一层的TSV对准、键合质量、散热管理都直接影响最终良率。正因如此，HBM的产能瓶颈不仅是设备产能问题，更是工艺良率问题——2026年三大原厂把70%新增产能倾斜HBM，但整体产能缺口仍高达50%至60%，全部HBM产能已被客户提前全额预订，部分核心客户甚至锁定至2028年。

五、存储IC设计详解：设计即工艺、工艺即设计

1. 存储阵列设计：重复之美

存储芯片的核心是「存储阵列」——成千上万个相同单元（cell）排成的规则矩阵。DRAM单元是「1T1C」（一个晶体管加一个电容），NAND单元是电荷俘获/浮栅晶体管。阵列通过字线（Word Line，行）与位线（Bit Line，列）组织寻址：选中某条字线与位线的交叉点，即可读写对应单元。阵列设计的要点在于单元尺寸最小化、漏电控制与信号完整性——因为单元重复数十亿次，单元面积的微小优化都会放大为整颗芯片的巨大收益，这正是「重复性高」带来的设计杠杆。

2. 外围电路设计：阵列的「大脑」

存储阵列本身不会读写，需要外围电路指挥：行译码器与列译码器把地址翻译成具体的字线/位线选择信号；读出放大器（Sense Amplifier）负责把单元里微弱的电荷信号放大成明确的0/1，是DRAM读写的灵魂；控制逻辑管理刷新、预充电与读写时序；还有电荷泵、ECC纠错等模块。外围电路的设计与逻辑芯片类似，讲究时序收敛、低功耗与面积效率——但它的面积占比在3D时代不断上升，因此「把外围电路放到阵列下方或独立晶圆」成为NAND与DRAM共同的新课题（CUA、Xtacking、BV-NAND皆是此思路）。

3. 与逻辑芯片设计的区别

存储IC设计与逻辑芯片（CPU/GPU/SoC）设计有三个本质区别：第一，存储设计更重工艺协同——单元结构、电容、漏电都与制程深度绑定，设计规则随工艺代际剧烈变化，设计师必须与工艺团队紧密联动；第二，阵列重复性高——设计重心是「把一个单元做到极致然后复制数十亿次」，而非逻辑芯片的「海量异构模块集成」；第三，容错与冗余设计——存储芯片要容忍制造缺陷，通过冗余行/列、ECC等机制保证良率与可靠性，这在逻辑芯片中不是核心矛盾。

4. IDM模式：设计制造一体

存储行业以IDM（Integrated Device Manufacturer，集成器件制造商）为主流模式——三星、SK海力士、美光、长江存储、长鑫存储都是「设计+制造+封测」一体化。原因在于存储芯片的设计与工艺高度耦合，代工模式难以承接：单元微缩路线图、良率提升、HBM封装都需要设计与制造的深度协同。这与逻辑芯片「Fabless设计+Foundry代工」的分工模式形成鲜明对比，也解释了为什么全球存储原厂数量如此之少、壁垒如此之高。

5. 「设计即工艺、工艺即设计」的协同理念

存储行业有一句行话：设计即工艺、工艺即设计。DRAM的1a/1b/1c不是单纯的光刻游戏，而是设计规则、单元版图、制造工艺的联合优化；3D NAND的层数攀升，需要架构设计（阶梯、键合、布线）与工艺能力（超高深宽比刻蚀、键合对准）同步进化；HBM更是把「芯片设计」与「封装工艺」揉成了一个整体——设计时就要考虑TSV布局、键合应力与散热。在存储领域，设计与工艺从来没有分过家——这正是它与逻辑芯片最本质的区别。

六、制造流程简述：从硅片到内存条

存储芯片制造是一条超长流水线，核心四步：

1. 晶圆制造：在硅片上经数百道工序做出芯片。关键工艺包括光刻（把版图图形转移到晶圆）、刻蚀（去除多余材料，3D NAND需超高深宽比刻蚀）、薄膜沉积（生长氧化层、氮化层、金属层）、离子注入（掺杂改变导电性）、CMP化学机械抛光（平坦化表面）。一道3D NAND要重复「沉积+刻蚀」循环数百次，层数越高循环越多。
2. 晶圆测试：用探针台对每颗die做电性测试，标记坏die，并用冗余行/列修复缺陷单元。
3. 封装：把裸片封装成成品芯片。普通存储做引线键合/倒装封装；HBM要做TSV打孔、减薄、逐层键合（微凸块或混合键合）再与GPU集成；3D NAND新工艺还要做晶圆级键合（W2W bonding）。
4. 模组：把芯片与主控、PCB等组装成内存条、SSD、UFS等终端产品。

存储专用设备：3D NAND的层数竞赛直接拉动设备需求——超高深宽比刻蚀设备是3D NAND最关键的专用设备（深宽比可达100:1以上），中微公司是国内独家供应3D NAND高深宽比刻蚀的厂商，CCP介质刻蚀跻身全球第一梯队；薄膜沉积设备（PECVD/ALD）由拓荆科技等国产厂商突破；北方华创的刻蚀、CVD、PVD、电镀等设备已适配3D NAND与HBM制造。存储产线资本开支中，前道工艺设备占晶圆建厂总投资的55%到65%，其中刻蚀占比20%到28%、薄膜沉积占比15%到25%。

七、工艺挑战与趋势：物理极限与产能瓶颈

1. DRAM微缩接近物理极限：4F2等新架构破局

DRAM线宽进入10nm以下后，电容漏电、单元干扰、光刻成本等问题叠加，传统微缩的边际收益递减。破局方向有二：一是4F2等新架构——通过单元布局革新与外围电路下置（CUA），在制程不变的前提下提升密度；二是3D DRAM——三星公布VCT垂直沟道晶体管技术，目标2030年量产3D DRAM，SK海力士押注垂直堆叠。DRAM正站在「平面微缩→立体化」的转折点上。

2. NAND层数竞赛的物理极限

400层以上，晶圆翘曲、层间对准偏差、应力累积成为良率瓶颈——三星为此开发创新的上卡盘设计与新型套刻校正专利，SK海力士375层V10转向晶圆键合分担压力。行业判断，单片PUC架构很难稳定突破300层，键合架构可迈向500层乃至千层（三星900层NAND原型已公开）。「层数竞赛」正让位于「能效与架构竞赛」。

3. HBM产能瓶颈：2026年缺口50%到60%

AI把HBM产能推至极限：三大原厂70%新增产能倾斜HBM，2026年HBM市场规模预计增长58%至546亿美元（占DRAM近四成），但产能缺口仍高达50%到60%，全部产能已被客户提前预订、部分锁定至2028年，新建HBM专属产能要到2027年下半年才启动爬坡。HBM工艺良率（尤其16层堆叠）成为扩产的最大变量。

4. 新兴存储工艺：MRAM与RRAM

在DRAM与NAND之外，MRAM（磁阻式随机存储）与RRAM（阻变式存储）等新兴存储以「与CMOS工艺兼容」著称：MRAM可嵌入逻辑芯片（eMRAM用于MCU与缓存），RRAM可用于存内计算与AI加速。它们的工艺挑战在于新材料（磁性隧道结、阻变介质）与标准CMOS工艺的整合、以及良率与可靠性。短期内难以撼动DRAM/NAND的主流地位，但在嵌入式、边缘AI等特定场景正在打开市场。

5. 2026年存储设备投资：从扩产转向技术升级

TrendForce数据显示，2026年DRAM资本支出预计约613亿美元（较2025年537亿美元增长约14%），NAND资本支出预计约222亿美元（较2025年增长约5%）——但投资重心正从「扩产能」转向「制程技术升级、高层数堆叠、混合键合」等先进工艺，对位元产出的拉动有限。换句话说，2026年的钱主要花在「工艺」上而不是「产量」上，这进一步印证了存储工艺竞争的白热化。

八、工艺参数速查表（核心表格）

下表汇总DRAM与NAND主要工艺代数、节点/层数与代表厂商，便于快速对照。注：各家厂商对「10nm级」的工艺代号与数字口径略有差异，节点数值为等效口径，以各厂商公开资料为准。

速查要点：DRAM看「代数」（1a→1b→1c，数字越大越先进），NAND看「层数」（V7→V10，层数越多容量越大）；HBM看「封装代际」——HBM3E（2024量产）→HBM4（2026量产，2048位接口）→HBM4E（2026送样，1c工艺+混合键合）。

九、中国存储工艺进展：追赶与反超

1. 长江存储：Xtacking定义的NAND新范式

长江存储是中国3D NAND的旗手：2017年10月设计制造中国首款32层3D NAND闪存；2018年8月发布自研Xtacking晶栈架构；2022年以Xtacking 3.0率先量产232层产品（等效294层）；2026年Q2出货量份额14%首进全球前三（Counterpoint数据），把美光挤出前三；2025年三星为其第十代V-NAND向长江存储购买混合键合专利许可——中国存储第一次向海外巨头「反向输出」技术。2026年7月，长江存储IPO辅导首期已完成，拟在科创板上市。

2. 长鑫存储：DRAM工艺的追赶者

长鑫存储用17nm级第四代工艺量产全系列消费级DRAM（DDR5、LPDDR5/5X），全球市占率约8%、2026年一季度位居全球第四；已量产16nm DDR5，15nm制程预计2026年下半年完成商业化。受设备限制，长鑫走DUV多重曝光路径（无EUV），通过工艺优化与材料迭代推进制程——与三星、SK海力士的1c（约11到12纳米）相比落后约两代；通用DDR5已追上主流赛道（最高速率8000Mbps，接近三星海力士的8800Mbps），但高端HBM仍落后2到3年。2026年7月，长鑫科技以688825.SH登陆科创板。

3. 国产设备材料配套：中微刻蚀、拓荆薄膜

工艺国产化的根基在设备材料。中微公司CCP介质刻蚀跻身全球第一梯队、3D NAND高深宽比刻蚀国内独家供应，2025年营收突破400亿元、新增订单中存储客户占比超35%；拓荆科技的PECVD/ALD薄膜沉积是存储赛道核心刚需设备；北方华创平台化布局（刻蚀/CVD/PVD/热处理/清洗/电镀）已适配3D NAND与HBM制造。材料端硅片、电子特气、光刻胶、前驱体等国产化同步推进。国产设备材料正从「可用」走向「好用」，为存储工艺国产替代提供硬支撑。

十、存储ic工艺与存储ic设计常见问题（FAQ）

十一、结语：两条赛道，同一个未来

DRAM「画得细」画到了10纳米以下，NAND「盖得高」盖到了400层以上——两条赛道殊途同归，都在逼近物理极限，也都在用架构创新（4F2、晶圆键合、混合键合）打开新空间。而存储IC的「设计」与「工艺」从来不分家：这是它与逻辑芯片最本质的区别，也是理解存储行业一切竞争格局的钥匙。

无论你是想搞懂DRAM为何越做越小，还是想弄清SSD为何越来越便宜，亦或是想把握HBM背后的AI存储机遇——存储ic工艺与存储ic设计，就是打开这一切的底层密码。欢迎继续阅读本专题站其他页面：

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