从采样定理到量化噪声，从SAR二分查找到Σ-Δ噪声整形——拆解模数转换的每一个物理环节
ADC工作原理的核心是采样保持→量化→编码三步闭环：按奈奎斯特定理（fs≥2×fmax）定格模拟信号，归入2ᴺ个量化等级并输出二进制码。理想N位ADC信噪比SNR=6.02N+1.76dB，量化噪声功率为LSB²/12。SAR、Σ-Δ、流水线、Flash四大架构在速度、精度、功耗之间做出不同取舍，本文逐一拆解其内部机制。
无论采用何种架构，所有ADC都遵循同一条"三步闭环"主线：采样保持（Sample & Hold）→ 量化（Quantization）→ 编码（Encoding）。第一步，采样保持电路在某一瞬间把连续变化的模拟电压"冻结"在保持电容上，为后续比较争取稳定的时间窗口；第二步，量化器将该电压与参考电压比较，归入最接近的量化等级；第三步，编码器把量化等级翻译成N位二进制码字输出（ADI大学教程MT-001《ADC/DAC基础》）。
关键理解：这是一个闭环——每次转换完成后，控制逻辑复位采样开关，立即进入下一个采样周期。每个采样周期输出一个N位码字，采样率fs就是每秒完成的闭环次数。例如一颗1MSPS的ADC，每秒执行100万次"采样-量化-编码"循环，输出100万个N位码字（TI高速ADC基础应用笔记SLAA510）。
三步各有其物理代价：采样受孔径时间与孔径抖动限制，量化必然引入量化噪声，编码受参考电压精度制约。因此，理解ADC工作原理，本质上就是理解这三步各自的物理极限，以及四大架构如何在不同极限之间做出取舍。
香农-奈奎斯特采样定理指出：要无失真地重建一个最高频率为fmax的带限信号，采样率必须满足 fs ≥ 2×fmax。2×fmax称为奈奎斯特率，fs/2称为奈奎斯特频率（折叠频率）。以CD音频为例，人耳可听上限约20kHz，CD采用44.1kHz采样率，正是因为44.1kHz > 2×20kHz，留出了约4.1kHz的保护带宽（ADI大学教程MT-002《奈奎斯特准则》；科普中国·数字音频采样专题）。
S/H电路由模拟开关与保持电容构成：跟踪模式下开关导通，电容电压跟随输入信号；采样瞬间开关断开，电容把当时的电压"定格"住，供量化器从容比较。保持时间必须足够长以完成量化，而电容容值需要在转换速度与保持压降（droop，电容漏电导致的电压跌落）之间权衡——电容越大保持越稳，但充电越慢（ADI大学教程MT-002）。
孔径时间（Aperture Time）指从采样命令发出到开关真正断开之间的时间延迟，它是一个可预测的固定量，可通过校准补偿；孔径抖动（Aperture Jitter）则是孔径时间的随机不确定性，会造成采样电压的随机误差，且误差大小与输入信号的变化率（dv/dt）成正比——信号频率越高、摆幅越大，抖动造成的电压误差越严重（ADI大学教程MT-007《孔径时间、孔径抖动与孔径延迟时间》）。
抖动决定SNR上限：SNR ≈ 20log10[1/(2π·f·tj)]。以100MHz满量程正弦输入、1ps（皮秒）抖动为例：20log10[1/(2π×100MHz×1ps)] ≈ 64dB，仅相当于约10.3位ENOB——即使后端量化器是16位也无济于事，这就是"采样前端决定精度天花板"的由来（ADI大学教程MT-007）。
混叠是欠采样的必然结果。当输入信号含有高于fs/2的频率分量时，这些分量会以奈奎斯特频率fs/2为对称轴折叠回低频区间，与真实低频信号叠加，且事后无法区分（ADI大学教程MT-002）。
一个直观的例子：若fs=100kSPS，一个60kHz的正弦信号会折叠到100−60=40kHz处，与真实的40kHz信号完全无法区分。混叠一旦发生便不可恢复——这正是ADC前端必须加抗混叠滤波器（低通，截止频率≤fs/2）的原因（TI应用笔记《抗混叠滤波器设计》；科普中国·采样定理与混叠现象）。
过采样（Oversampling）是缓解混叠的第二条路径：把fs提高到远高于2×fmax（例如4~8倍），折叠频率随之抬高，抗混叠滤波器只需在更宽的过渡带内完成衰减，对模拟滤波器阶数的要求大幅降低。过采样同时为Σ-Δ ADC的高分辨率奠定了基础（ADI大学教程MT-002）。
⚠️ 注意区分两种噪声：混叠是"信号折叠"造成的确定性假信号，与量化噪声性质完全不同；混叠必须靠滤波与采样率从源头杜绝，任何数字域后处理都无法挽回。
N位ADC把满量程电压均匀切分为 2ᴺ 个量化等级，每个等级宽度为1 LSB = VREF/2ᴺ。16位ADC共有65536个量化等级，24位ADC则有16777216个等级——位数每增加1位，等级数翻倍（ADI大学教程MT-001）。
真实模拟值落在两个量化等级之间时只能就近取整，最大量化误差为±1/2 LSB。假设量化误差在±q/2区间内均匀分布（q=1 LSB），其方差（即量化噪声功率）为 q²/12（TI高速ADC基础应用笔记SLAA510）。
满量程正弦信号的功率为 (2ᴺ·q/2)²/2 = 2²ᴺ·q²/8，除以量化噪声功率q²/12，得信噪比 SNR = 10log10(1.5×2²ᴺ) = 6.02N + 1.76 dB。代入N=16得约98.08dB，代入N=24得约146.24dB——这就是"理想ADC"的信噪比上限（ADI大学教程MT-003《理解SINAD、ENOB、SNR、THD、SFDR》）。
实际ADC还叠加热噪声、时钟抖动与非线性失真，因此工程上用SNDR计算有效位数：ENOB = (SNDR − 1.76) / 6.02。例如某16位ADC在高速采样下实测SNDR为75dB，则ENOB≈12.2位——量化器本身"绰绰有余"，瓶颈在别处（ADI大学教程MT-003）。
参考电压VREF是ADC的"度量标尺"，直接定义满量程：单端输入时满量程为0~VREF，差分输入时为±VREF（跨度仍为VREF）。LSB = VREF/2ᴺ，例如5V基准的16位ADC，1 LSB≈76.29µV（5V÷65536）；24位时1 LSB仅约0.298µV（ADI大学教程MT-087《电压基准》）。
内部基准集成在片内、省面积省成本，但温漂与噪声通常较大；外部精密基准（低温漂、低噪声基准源）可显著提升绝对精度与温漂性能。对24位Σ-Δ ADC而言，基准噪声甚至可能成为精度瓶颈——在5V基准下，1 LSB仅约0.3µV，任何超过该量级的基准噪声都会直接污染转换结果（ADI大学教程MT-087）。
差分输入利用两条信号线上的共模成分相互抵消，可抑制地弹噪声与外部电磁干扰；同时信号摆幅翻倍（±VREF对比0~VREF），理论动态范围提升约6dB。单端输入结构简单、引脚少，适合近距离、低干扰场景。现代精密ADC（如TI ADS1256）大多支持差分输入，精密测量建议优先采用（TI ADS1256数据手册）。
SAR（Successive Approximation Register，逐次逼近寄存器）ADC的核心思想是二分查找：先用内部DAC（通常为电容阵列CDAC）产生VREF/2，与输入电压比较；若输入更大，则最高位MSB=1并保留上半区间，否则MSB=0取下半区间；随后对剩余区间再对半比较，确定下一位……如此逐位逼近，N位转换共需N次比较（ADI大学教程MT-021《逐次逼近ADC》）。
硬件上SAR ADC只有三样东西：一个比较器、一个SAR逻辑寄存器、一个内部DAC。正因为结构极简，SAR ADC功耗低、面积小、成本低，且转换时间确定、无流水线延迟——非常适合多路复用采集（如PLC模拟量输入）与电池供电设备（TI逐次逼近SAR ADC应用笔记）。
转换时间与位数成正比：N位SAR约需N~N+2个时钟周期完成一次转换。以18位1MSPS的ADI AD7980（PulSAR系列）与TI ADS8881为例，两者内部时钟都在十几MHz量级，每秒完成100万次逐位逼近（ADI AD7980数据手册、TI ADS8881数据手册）。
| 指标 | SAR ADC | 说明 |
|---|---|---|
| 典型分辨率 | 12-18位 | 高位数依赖电容失配校准（ADI MT-021） |
| 典型采样率 | 100kSPS-10MSPS | 受比较器建立时间限制（TI SAR应用笔记） |
| 转换周期 | N+1~N+2个时钟 | 与位数线性相关（ADI AD7980数据手册） |
| 核心优势 | 低功耗/无延迟 | 多路复用与便携场景主力（ADI MT-021） |
Σ-Δ ADC以远高于奈奎斯特率的速率采样，过采样率 OSR = fs/(2×BW)。每把OSR提高一倍，一阶调制器可多换取约1.5位分辨率，二阶调制器约2.5位——分辨率随OSR增长的速度取决于调制器阶数（ADI大学教程MT-022《Σ-Δ ADC基础》）。
调制器中的积分器构成反馈环路，对量化噪声实现"整形"：一阶调制器的噪声传递函数 NTF = 1 − z⁻¹，对低频噪声呈高通抑制；二阶、三阶调制器的NTF分别为(1−z⁻¹)²、(1−z⁻¹)³，整形更彻底。但阶数过高会引发环路稳定性问题，工程上常见一阶到四阶（ADI大学教程MT-023《Σ-Δ ADC高级概念》）。
调制器输出的是高码率、低位数（甚至1位）的比特流，须经数字抽取滤波器（低通+降采样）滤除高频整形噪声，才能得到高分辨率、奈奎斯特率的最终输出。抽取滤波器的性能本身就是Σ-Δ ADC精度的一部分（ADI大学教程MT-022）。
为何"低速高分辨率"：Σ-Δ用"时间（过采样）+数字滤波"换取精度，把模拟电路的难题转移到数字域。因此24位精密测量——称重传感器、温度、音频——几乎都是Σ-Δ的天下，但单次转换延迟大、速度慢，最高通常到几MSPS。例如TI ADS1256为24位、30kSPS、8通道Σ-Δ ADC，是工业称重与传感器测量的经典器件（TI ADS1256数据手册）。
流水线ADC把N位转换拆成多级：每级先用低分辨率Flash子ADC粗量化（典型1.5位/级），再由子DAC重建该级电压，与原输入相减得到残差（Residue），经放大器放大后送入下一级继续量化（ADI大学教程MT-024《流水线/分级ADC》）。
每级采用1.5位设计（含50%冗余），配合数字纠错逻辑可容忍比较器失调误差——这是流水线架构的精妙之处。级间残差放大器的建立精度与带宽是限制速度与精度的关键，模拟部分难度极高（ADI大学教程MT-024）。
流水线有固定的转换延迟（Latency，约数级时钟），但吞吐率可达数百MSPS：各级并行工作，数据像流水线一样依次流出。现代流水线ADC普遍内置后台数字校准，实时补偿电容失配与增益误差。经典器件ADI AD9226为12位65MSPS流水线ADC；TI ADC12DJ3200（12位、6.4GSPS射频采样）内部同样采用流水线级联结构（ADI AD9226数据手册、TI ADC12DJ3200数据手册）。
Flash（全并行）ADC是最直观也最快的架构：一条电阻分压链把参考电压切出2ᴺ个台阶，2ᴺ−1个比较器同时把这些台阶与输入电压并行比较，比较结果形成"温度计码"，再经优先编码器压缩为N位二进制码（ADI大学教程MT-020《Flash ADC》）。
一次比较即完成转换，速度是四大架构中最快的（可达GSPS级），但代价是指数级增长：8位需要255个比较器，10位需要1023个。比较器阵列的面积、功耗与输入电容随位数急剧膨胀，因此纯Flash分辨率通常不超过8位；更高位数需借助插值（Interpolation）、折叠（Folding）或与流水线结合（ADI大学教程MT-020）。
典型应用：数字示波器前端、高速接口均衡、超宽带接收机。TI ADC08D1500即为8位、双通道1.5GSPS的折叠/插值类产品，是Flash家族在商用领域的代表（TI ADC08D1500数据手册）。
为什么"又高速又高精度"如此之难？因为存在多重物理制约，逐条拆解如下：
结论：采样率与分辨率是"此消彼长"的跷跷板。系统设计必须在两者间寻找平衡点——这也是选型指南反复强调"围绕应用抓关键参数"的根本原因：高速通信看SFDR与ENOB，精密测量看INL/DNL与噪声，两者很难用同一颗芯片同时满足。
独特观点一：ADC的精度天花板在"采样前端"，不在量化器。很多人把位数等同于精度，但真正限制动态性能的往往是孔径抖动与kT/C热噪声：一颗16位SAR在低频时ENOB可接近16位，一旦输入频率升到数百MHz，ENOB可能跌到10位出头，量化器反而"绰绰有余"。选型时盯住"ENOB vs 输入频率"曲线，远比盯标称位数重要（ADI大学教程MT-003、MT-007）。
独特观点二：四大架构本质上是把"瓶颈"转移到不同的硅片资源上。Flash用面积换速度，SAR用时间换功耗，Σ-Δ用时间换精度，流水线用级数换"速度-精度"平衡。而SAR+流水线、Σ-Δ+SAR等混合架构的兴起说明：单一架构的物理极限正在逼近，未来的ADC将是多种原理的"杂交体"。只有理解每种原理底层的物理机制，才能真正看懂下一代数据转换器的设计走向（ADI大学教程MT-020至MT-024）。
采样保持→量化→编码。S/H把连续信号定格为瞬时电压，量化器将其归入2ᴺ个量化等级之一，编码器输出N位二进制码。三步构成闭环，采样率就是每秒闭环的次数。
这是奈奎斯特-香农采样定理的要求：只有fs≥2×fmax才能无失真重建带限信号。若采样率不足，高于fs/2的高频分量会折叠到低频形成混叠且不可恢复。CD音频用44.1kHz采样，正是为覆盖20kHz的人耳听觉上限。
量化把连续值就近取整，最大误差±1/2 LSB。假设误差在±q/2内均匀分布（q=1 LSB），其方差即噪声功率为q²/12，由此推导出理想N位ADC的SNR=6.02N+1.76dB。
SAR用二分查找逐位逼近，N位需N次比较，速度快、功耗低，适合12-18位中速应用；Σ-Δ用过采样+噪声整形+数字抽取滤波换取高分辨率，适合16-24位低速精密测量（音频、称重、温度）。
孔径抖动是采样时刻的随机不确定性，造成的电压误差与信号变化率成正比。抖动对SNR的极限约为SNR=20log10(1/(2π·f·tj))，100MHz输入、1ps抖动时仅约64dB（约10.3位ENOB），因此高频高精度系统必须使用低抖动时钟。
两种手段：一是加抗混叠低通滤波器，把高于fs/2的频率成分提前滤除；二是过采样，把采样率提高到远高于2×fmax，将折叠频率抬高，降低对模拟滤波器的阶数要求。Σ-Δ ADC正是靠大过采样率简化抗混叠设计的典型。
分辨率是标称位数N（如16位），ENOB是实际有效位数，由ENOB=(SNDR−1.76)/6.02计算，综合了量化噪声、热噪声、时钟抖动与失真。高速采样下16位ADC的ENOB可能只有12位，选型应看ENOB而非标称位数。
参考电压VREF定义满量程与LSB（LSB=VREF/2ᴺ），其噪声与温漂会直接进入转换结果。24位ADC在5V基准下1 LSB仅约0.298µV，基准噪声可能成为精度瓶颈，精密应用应选用低噪声、低温漂的外部基准。